verilog语言中的@什么意思 verilog语言中的@什么意思如 @(posedge clock);

来源:学生作业帮助网 编辑:作业帮 时间:2024/04/29 09:43:10

verilog语言中的@什么意思 verilog语言中的@什么意思如 @(posedge clock);
verilog语言中的@什么意思 verilog语言中的@什么意思
如 @(posedge clock);

verilog语言中的@什么意思 verilog语言中的@什么意思如 @(posedge clock);
在英语中@ 读at,也就是在……的时候,这个小学应该学过,对吧.verilog中@ 的含义就是触发条件的意思,举个例子,always 语言加入不加@ 的话,就是一个一直执行的语句常用的是
always #10 clk=~clk;这是测试文件中常用的语句,这个语句会一直执行,不会停止.如果加了@ 那就是可综合的子集,常用的是always @ (posedge clk)就是clk上升沿时触发语句,也就是只有条件满足时才执行.以上有什么问题可以继续追问